vhdl 入門

VHDL 是 VHSIC（超高速積體電路）HDL（硬體描述語言）的複合首字母縮寫。作為硬體描述語言，它主要用於描述或建模電路。VHDL 是描述電路的理想語言，因為它提供了易於描述併發和順序行為的語言結構，以及消除建模併發行為時引入的歧義的執行模型。

VHDL 通常在兩種不同的上下文中進行解釋：用於模擬和合成。當解釋用於合成時，程式碼被轉換（合成）到被建模的等效硬體元素。在合成期間通常只有 VHDL 的子集可用，並且支援的語言結構不是標準化的; 它是所用合成引擎和目標硬體裝置的功能。當 VHDL 被解釋為模擬時，所有語言結構都可用於對硬體行為進行建模。