vhdl 入门

VHDL 是 VHSIC（超高速集成电路）HDL（硬件描述语言）的复合首字母缩写。作为硬件描述语言，它主要用于描述或建模电路。VHDL 是描述电路的理想语言，因为它提供了易于描述并发和顺序行为的语言结构，以及消除建模并发行为时引入的歧义的执行模型。

VHDL 通常在两种不同的上下文中进行解释：用于模拟和合成。当解释用于合成时，代码被转换（合成）到被建模的等效硬件元素。在合成期间通常只有 VHDL 的子集可用，并且支持的语言结构不是标准化的; 它是所用合成引擎和目标硬件设备的功能。当 VHDL 被解释为模拟时，所有语言结构都可用于对硬件行为进行建模。