简而言之，使用 VHDL 进行数字硬件设计

Created: November-22, 2018

使用 VHDL 的数字硬件设计很简单，即使对于初学者来说也是如此，但是有一些重要的事情要知道并且需要遵守一小部分规则。用于在数字硬件中转换 VHDL 描述的工具是逻辑合成器。逻辑合成器使用的 VHDL 语言的语义与语言参考手册（LRM）中描述的模拟语义有很大不同。更糟糕的是：它没有标准化，并且在综合工具之间有所不同

为简单起见，所提出的方法引入了几个重要的限制：

没有电平触发的锁存器。
电路在单个时钟的上升沿同步。
没有异步重置或设置。
解析信号无多重驱动。

方框图示例，第一系列的第 3 的，简要介绍数字硬件的基础，并提出了规则的短列表来设计的数字电路的一个框图。这些规则有助于保证直接转换为按预期模拟和合成的 VHDL 代码。

该编码的例子解释从一个框图 VHDL 代码翻译，并示出它的简单数字电路上。

最后， John Cooley 的设计竞赛示例展示了如何将所提出的方法应用于更复杂的数字电路示例。它还详细阐述了引入的局限性并放宽了其中一些局限性。