简单的柜台

使用 FPGA 式触发器初始化的计数器：

module counter(
    input clk,
    output reg[7:0] count
)
initial count = 0;
always @ (posedge clk) begin
    count <= count + 1'b1;
end

使用适合 ASIC 综合的异步复位实现的计数器：

module counter(
  input            clk,  
  input            rst_n, // Active-low reset
  output reg [7:0] count
)
always @ (posedge clk or negedge rst_n) begin
  if (~rst_n) begin
    count <= 'b0;
  end
  else begin
    count <= count + 1'b1;
  end
end

这些示例中的过程块在每个上升时钟边沿递增 count。