簡而言之，使用 VHDL 進行數字硬體設計

Created: November-22, 2018

使用 VHDL 的數字硬體設計很簡單，即使對於初學者來說也是如此，但是有一些重要的事情要知道並且需要遵守一小部分規則。用於在數字硬體中轉換 VHDL 描述的工具是邏輯合成器。邏輯合成器使用的 VHDL 語言的語義與語言參考手冊（LRM）中描述的模擬語義有很大不同。更糟糕的是：它沒有標準化，並且在綜合工具之間有所不同

為簡單起見，所提出的方法引入了幾個重要的限制：

沒有電平觸發的鎖存器。
電路在單個時鐘的上升沿同步。
沒有非同步重置或設定。
解析訊號無多重驅動。

方框圖示例，第一系列的第 3 的，簡要介紹數字硬體的基礎，並提出了規則的短列表來設計的數位電路的一個框圖。這些規則有助於保證直接轉換為按預期模擬和合成的 VHDL 程式碼。

該編碼的例子解釋從一個框圖 VHDL 程式碼翻譯，並示出它的簡單數位電路上。

最後， John Cooley 的設計競賽示例展示瞭如何將所提出的方法應用於更復雜的數位電路示例。它還詳細闡述了引入的侷限性並放寬了其中一些侷限性。