开始使用 verilog

Verilog 是一种硬件描述语言(HDL),用于在行为或寄存器传输级别设计,模拟和验证数字电路。值得注意的是,将其与传统编程语言区分开来:

  • 有两种类型的赋值,阻塞和非阻塞,每种都有自己的用法和语义。
  • 必须将变量声明为单位宽或显式宽度。
  • 设计是分层的,能够实例化具有所需行为的模块。
  • 在模拟中(通常不在合成中),wire 变量可以处于四种状态之一:0,1,浮动(z)和未定义(x)。