system-verilog 入门

SystemVerilog 是 Verilog 的后续语言。最初由 Accellera 作为 Verilog IEEE Std 1364-2001 的扩展语言创建，SystemVerilog 于 2005 年被接受为 IEEE 标准。2009 年，IEEE 将 Verilog（IEEE 1364）合并为 SystemVerilog（IEEE 1800）作为统一语言。与其前身一样，SystemVerilog 受到许多 FPGA（现场可编程门阵列）供应商和 ASIC（专用集成电路）工具供应商的支持。SystemVerilog 的创建是为了增强 HDL 设计开发，并具有专门的验证功能。

SystemVerilog 由 3 种主要子语言组成：

• 设计指令：允许设计人员更简洁，明确地编写 RTL，并标记在合成之前传统上找不到的错误。

• 面向对象的类：用于验证，允许测试平台代码更灵活和可重用。此功能促进了验证方法的创建： OVM ， VMM ， UVM

• 断言：用于协议和内部顺序信号的验证和覆盖。